芯片在設(shè)計階段有齊備的驗證流程，UVM、形式驗證以及基于FPGA的SLE等等驗證手段可以保障設(shè)計功能正確性。一般來說芯片可以流片，芯片的netlist是通過驗證的測試?yán)?，實現(xiàn)設(shè)計需求的。 

       半導(dǎo)體檢測的數(shù)據(jù)結(jié)果用于工藝監(jiān)控和優(yōu)化以及產(chǎn)品設(shè)計優(yōu)化中。比如scan/mbist測試一般會將故障的具體信息存儲在數(shù)據(jù)庫，大量產(chǎn)品測試的這些故障信息會反標(biāo)到wafer具體die上，可能反標(biāo)到layout的X/Y坐標(biāo)上，如果有明顯的defect signature出現(xiàn)，工藝和設(shè)計就需要檢查是否有什么原因造成這種通用問題， 是否有可以改進(jìn)的地方。

       半導(dǎo)體檢測也用stress加速老化測試，減少或者避免burn-in。burn-in一般需要125C/24h，目的是根據(jù)澡盆曲線，將早期失效的DUT通過stress篩選出來。因為burn-in的時間一般很長，多數(shù)產(chǎn)品在ATE測試中加入高電壓短時stress測試可以加速老化，用較短的stress時間篩選出早期失效的DUT。

       對于芯片而言半導(dǎo)體檢測是很重要的，需要在項目中和測試工程師配合制定可行的計劃。